Nvidia Vera’s System Architecture: Pushing Bandwidth

Vera 内存带宽 1.228 TB/s 领先，跨槽延迟落后 AMD

Nvidia Vera 以 Olympus 核心追求高单核性能，第二代 Scalable Coherency Fabric（SCF）网格把核心、缓存和 IO 连为整体：CSN 每节点挂一对核心，MSN 桥接 LPDDR5X-9600 提供 1.228 TB/s 内存带宽，BSN 承载 PCIe 与 NVLink C2C。相比 Grace，Vera 修复内存延迟并在高负载下压制延迟尖峰，改用 SOCAMM2 模块使内存可维护。其 164 MB 共享非包含 L3 实测读带宽约 3.35 TB/s，与 AMD Genoa-X 的八核簇大缓存策略形成取舍；跨 socket NVLink C2C 双向可达 780 GB/s，但跨 socket 核间延迟明显偏高，且需负载触发高性能状态。SPEC CPU2026 中 Vera 节点级能胜 Graviton 5，socket 级因核心数少而落后，但在 749.fotonik3d 等 DRAM 带宽敏感负载上领先近20%。它以核心数换单核性能，适合无需填满所有核心的低并行任务。

1. 11024-bit LPDDR5X-9600 带来 1.228 TB/s
2. 2164 MB L3 全核共享，单核仅 33.1 GB/s
3. 3跨槽核间延迟约 660 ns，Genoa-X 209 ns

为什么重要　做 CPU 内存建模或选型时，Vera 在高负载下保持低延迟以及 340 MB 有效 LLC，直接决定 DRAM-bound 负载能容纳多少核心适合　做服务器 CPU 内存子系统、互联与性能建模的硬件工程师

来源

chipsandcheese.com

发布

2026/10/20

作者

Chester Lam